Zen 6 im Deep Dive: Was können Gamer von „Ryzen X“ erwarten?

Zur Vorstellung der Epyc-Embedded-9000-Modelle hat AMD detaillierte Einblicke in die Zen-6-Architektur gewährt und deren Verwendung für kommende Desktop-Prozessoren bestätigt. Unklar bleibt zwar weiterhin, wann diese Nachfolger von Ryzen 9000 erscheinen werden und wie sie eigentlich heißen – das „Datacenter-Unternehmen“ AMD äußert sich nicht zu „Ryzen X“, „Ryzen 10000“ oder „Ryzen 11000″, veröffentlichte zuletzt „AI 500″. Die Technik in AMDs kommenden High-End-Desktop-Angeboten wird aber von Epyc xxx6 übernommen und entsprechend spannend sind die Verbesserungen in Zen 6.

1,3- bis 2,7-mal mehr Leistung mit Zen 6

Für die neuen Server-CPUs verspricht AMD dabei 2,7-mal mehr Stream-Transferrate, 2,4-mal mehr Fließkommadurchsatz und 2,0-mal mehr Integer-Rechenleistung gegenüber Zen 5 sowie 1,4- respektive 1,3-mal besseres Abschneiden in Supercomputer- und Matrix-Computing-Benchmarks. Letztere Werte sind für Gamer weniger interessant, da verwandte Operationen in Spielen meist der GPU überlassen werden, und die ersten drei Werte stammen natürlich aus synthetischen Benchmarks laut Hersteller. Aber diese Verbesserung von Epyc 9006 gegenüber Epyc 9005 gibt den Software-Rahmen für Ryzen X gegenüber Ryzen 9000 vor.

Recap: Zwei CCDs, 12 Kerne auch mit V-Cache

Das Hardware-Pendant liefern die schon bekannten, physischen Konfigurationen von Epyc 9006: Die Server-CPUs gibt es wahlweise mit vielen platzoptimierten Kernen (Zen 6c für „compact“, Codename Monarch) oder wenigen, die auf hohe Taktraten ausgelegt sind (Zen 6 normal alias „Morpheus“). Von ersteren passen 32 Stück in einen Compute-Chip (CCD), zusammen mit 128 MiB L3-Cache. Taktoptimierte Morpheus-CCDs kommen nur auf 12 Kerne, begleitet von je 4 MiB L3 oder 48 MiB insgesamt. Das entspricht dem Niveau von Zen 5. Mit zusätzlichem V-Cache-Chip („Ryzen X3D“) sind erneut 12 MiB pro Kern respektive 144 MiB für den 12-Kern-Top-Ausbau möglich. Zen-6c-Epycs bleibt dieser optionale Zusatzspeicher vorenthalten – Anwendungen profitieren entweder von zusätzlichen Kernen (Compute-Limit) oder von zusätzlichem Cache (Speicherlimit), aber selten von beidem.

Nicht, dass es den Zen-6-(X3D-)Epycs an Kernen mangeln würde: Sowohl im Sockel SP8 als auch im größeren SP7 passen acht 12er-CCDs für insgesamt 96 Kerne auf ein Package. 32-Kern-CCDs sind, trotz der kompakten Bauweise von Monarch, etwas größer und werden zu viert (SP8) oder ebenfalls zu acht (SP7) verbaut für 128- respektive 256-kernige Epycs. Desktop-Nutzer bekommen Zen 6c aber voraussichtlich nur in kostenoptimierten APUs zu Gesicht. Für High-End-CPUs gelten zwei CCDs mit je zwölf Morpheus als gesetzt: Mehr als 24 Kerne kann kaum eine Endkunden-Software nutzen, aber mehr Takt ist eigentlich immer wünschenswert.

Frontend: unverändert bis auf ?sinnlos? breiten Cache

Aber was können diese Zen-6-Kerne denn nun? Auf den ersten Blick das Gleiche wie Zen 5: AMDs Blockdiagramm unterscheidet sich kaum von der Organisation des Vorgängers. Im Frontend sind die Eckdaten von Instruction-Cache, Sprungvorhersage und Befehlsdekoder exakt gleich geblieben, was nach den drastischen Optimierungen von Zen 4 zu Zen 5 in diesem Bereich auch nicht weiter überrascht. Unter der Haube optimiert AMD die Mustererkennung und einige Stacks innerhalb der Sprungvorhersage. Wie stark sich dadurch die Fehlerquote bei spekulativen Befehlsausführungen verbessert, wird aber, wie üblich, nicht verraten – Sprungvorhersagen sind frei gestaltbar und werden immer optimiert, aber große Durchbrüche sind rar.

Die meisten Front-End-Features bot schon Zen 5. Der Nutzen des extra breiten Op-Caches vor gleichbleibendem Scheduler ist unklar.
AMDs Briefing zu Zen 6 und den neuen Epyc-Modellen (16)

Offensichtlicher legt AMD Hand an den Op-Cache, der statt 6.000 bereits dekodierten Befehlen (Zen 5) künftig wieder auf 6.750 Einträge wächst, wie bei Zen 4. Er kann künftig aber zweimal 9 Instruktionen pro Takt in die Micro-Op-Warteschlange geben, statt zweimal 6 bei Zen 5 oder einmal 9 bei Zen 4. Damit erscheint er massiv überdimensioniert, denn parallel verarbeitet ein 2×-4-Decoder ungecachte Programmanweisungen (SMT-Betrieb: 1+1 ×4) und am anderen Ende der Warteschlange begrenzt ein auf 8 Befehle pro Taktzyklus begrenzter Dispatcher den Durchsatz. Wir haben AMD gefragt, warum man trotzdem von 12 auf 18 Instruktionen Input hochgegangen ist, aber bislang keine Antwort erhalten. Möglicherweise handelt es sich um eine Vorbereitung auf Zen 7 oder man hat aus anderen Gründen das bei Zen 4 nur einfach implementierte Design recycelt.

Integer @Zen 6: Auslastungsoptimierungen

In ihrer Intention leichter zu interpretieren sind die Änderungen an den Ausführungseinheiten. Aktuelle Ryzen 9000 bearbeiten Ganzzahlen (Integer/keine Kommastellen) über 10 Ports: An deren 3 verarbeiten ALUs Additionen und Multiplikationen, 3 beherrschen Programmverzweigungen anstelle der Multiplikation und hinter den verbleibenden vier sitzen AGUs für die ständig zu bearbeitenden Speicheradressen. Zen 6 steigert die Zahl der Ports nun auf 12, belässt die ALUs aber bei insgesamt 6 und die Branch-Einheiten sowie AGUs bei je 3. Statt 3× Mul werden detailliert 2 Multiplikations- und eine spezialisierte Divisionseinheit aufgelistet. Hinter den zusätzlichen Ports stecken also keine zusätzlichen ALUs, wie von Zen 4 (4 Stück) zu Zen 5 (6 Stück), sondern nur eine neue Organisation: Zwei kombinierte ALU+Branch-Einheiten wurden in zwei reine ALU- und zwei reine Branch-Ports aufgeteilt. So kann AMD die vorhandene Leistung besser parallel auslasten und wird seltener durch die vorgeschalteten Scheduler limitiert, welche Befehle für jeden Port bereithalten müssen.

Die Integer-Scheduler wurden komplett neu organisiert, um die gleichbleibenden Ausführungsmöglichkeiten auch bei asymmetrischen Anforderungen auslasten zu können.
AMDs Briefing zu Zen 6 und den neuen Epyc-Modellen (17)

Deren Aufteilung wurde ebenfalls angepasst: Sechs Scheduler mit je 24 Einträgen bedeuten eine gemeinsame Befehlswarteschlange für je zwei Pipelines. Eine davon ist immer eine ALU, die andere eine eher Durchsatz- denn Komplexitäts-lastige AGU oder eine Branch-Einheit. Bei Zen 5 drückte sich AMD um genaue Angaben, Analysten gehen aber von zwei oder drei Schedulern für die sechs Auch-ALU-Ports und einem größeren für die AGU-Pipelines aus. Entscheidend ist dabei die Teilung: Bislang waren ALU- und AGU-Scheduling getrennt, was zwar den Aufbau vereinfacht, aber bei einseitigen Belastungen zu einem Flaschenhals werden kann. Zen 6 vermeidet diesen und kann im Extremfall alle Scheduler voll auf ALU- oder voll auf AGU-/Branch-Aufgaben konzentrieren. Zusätzlich steigt die Zahl der Register von 240 (24 pro Pipeline) auf 352 (knapp 30 pro Pipeline), sodass neben den Befehlen auch genug Daten in Griffweite der Recheneinheiten liegen respektive entsprechend viele Tasks gleichzeitig zur Bearbeitung geöffnet bleiben können.

Floating Point @Zen 6: dezentes Durchsatz-Tuning

Das Pendant zur x86-Integer-Sektion für Ganzzahlen sind die Floating-Point- oder SIMD-Einheiten für alles, was eine Nachkommastelle hat. Nach der großen Verdopplung durch 512-Bit-AVX-Einheiten mit Zen 5 tut sich hier auf den ersten Blick gar nichts. Auf den zweiten wurde erneut am Scheduling gefeilt: Es bleibt bei je einer Warteschlange für die beiden großen Multiplikations- und Additionseinheiten sowie einer dritten, deren zwei Pipelines sich um Store-Befehle sowie die auch via SSE und AVX mögliche Bearbeitung ganzer Zahlen kümmern. Statt bislang 32 Befehlen verwaltet jeder der drei Scheduler nun aber entweder „48+“ (AMD-Tabellenangabe) oder „60“ (AMD-Blockdiagramm). PCGH hat auch hier nachgefragt, was denn jetzt Sache ist. So oder so ermöglichen längere Warteschlangen eine gleichmäßigere Auslastung bei hohem Arbeitsaufkommen. Ob eher latenz- denn durchsatzlimitierte Spiele davon profitieren, werden Benchmarks zeigen müssen.

Das Bild zeigt keine Neuigkeiten gegenüber Zen 5, aber die von 64 auf 256 Bit aufgebohrte dritte und vierte Load-Store-Einheit verspricht deutliche Vorteile bei SSE- und AVX-Befehlen.
AMDs Briefing zu Zen 6 und den neuen Epyc-Modellen (18)

Teils verdoppelte AVX-Transferrate im Backend

Auf der Datenseite der Kernarchitektur scheint zum dritten Mal alles beim Alten, aber erneut trügt der Schein. Zen 5s 12-fach assoziativer L1D-Cache beeindruckte mit 48 KiB Kapazität bei nur vier Taktzyklen Zugriffslatenz und wird unverändert übernommen. Ihn unterstützten 1 MiB 16-fach assoziativer L2-Cache pro Kern, die sich bei Zen 4 und Zen 5 als angemessen erwiesen haben. Massiv verbessert wurden aber die vier Load-Store-Einheiten, die Caches und Register verbinden: Seit Zen 5 nutzen diese einen 1.024 Bit breiten Datenpfad zu den SIMD-Einheiten. Aber bei Ryzen 9000 können nur zwei LS-Pipelines die nötigen 512-Bit-Formate verarbeiten, um das breite Interface auszunutzen. Der dritte und vierte Load darf bei Zen 5 maximal 64 Bit groß sein (Stores sind allgemein halb so viele möglich) – genug für Integereinheiten, aber lächerlich aus SIMD-Sicht. Zen 6 macht diese Einheiten jetzt 256-Bit-tauglich, sodass insgesamt auch vier SSE- oder AVX2-Loads möglich sind. Nur AVX512-Operationen bleiben auf zwei pro Takt beschränkt, da der Datenpfad „nur“ zweimal 512 Bit pro Takt verkraftet.

Von dieser Änderung könnten vor allem Gamer profitieren, denn AVX2-Support ist mittlerweile weit verbreitet, AVX512 für Spieleentwickler dagegen komplett unattraktiv: Unterstützung gibt es bei vier Desktop-Architekturen, wobei Rocket Lake (Intel i-11000) und Zen 4 (Ryzen 7000) kaum besser als mit AVX2 performen und Skylake X (Sockel 2066) kaum verbreitet ist. Zu allem Überfluss ist AVX512 nicht gleich AVX512, es gibt ein knappes Dutzend Variationen unter gleichem Namen. Zen 6 wird beispielsweise vier bei Ryzen 9000 gegenüber Intel fehlende sowie einen komplett neuen, fünften AVX512-Befehl ergänzen – den umgekehrt kein aktueller Xeon beherrscht. Wer soll dafür optimieren wollen?

Da AMD für Zen 6 auch keine Unterstützung von Intels vereinheitlichendem AVX10-Vorschlag angekündigt hat, wird es erst mit ACE bei Nova Lake und Zen 7 einen neuen, branchenweiten Standard geben. Bis dahin liegt der Fokus der Software-Entwickler auf AVX2 und Zen 6 kann die bereits bei Ryzen 9000 vorhandene Rohleistung jetzt auch dafür einsetzen. Kombiniert man die Optimierungen beider Generationen, ergeben sich auf dem Papier 100 Prozent mehr SIMD-Durchsatz pro Takt gegenüber Ryzen 7000. Damit das kein reiner Peak-Wert bleibt, hat AMD auch Load- und Store-Warteschlangen um 13 respektive 25 Prozent verlängert. Zen-6-CPUs können also mehr (unabhängige) Aufträge „in flight“ halten und so Auslastungslücken zwischen Caches und Registern besser kompensieren.

Vernetzung 1: 12- und 32-Kern-CCX bestätigt

Der für Spieler spannendste Teil von Zen 6 bleiben aber die bereits lange bekannten, jetzt erstmalig bestätigten Verbesserungen in der Zusammenarbeit der Kerne: Diese bilden jeweils ein CCD-weites CCX. Das heißt, alle 32 Monarchs können auf einheitliche 128 MiB L3 zugreifen, respektive, viel wichtiger, alle 12 Morpheus auf 48 + 96 MiB. Das war keineswegs selbstverständlich, denn bis einschließlich Zen 2 hatte AMD acht Kerne pro Zen-Chiplet in zwei „CCX“ getaufte Cluster geteilt. Aus Sicht der Software verhielten sich die Mainstream-Prozessoren wie zwei parallel arbeitende Quadcores, ein Ryzen 9 3950X deren vier: Sobald mehr als vier Kerne an den gleichen Daten arbeiten sollten, brach die Leistung ein. Ryzen 9 9000 mit einem CCX je 8-Kern-CCD haben das gleiche Problem ab einer Grenze von acht Kernen, und auch die Konkurrenz tat sich in der Vergangenheit schwer, mehr als zehn Recheneinheiten flott untereinander zu vernetzen.

„Dense“-/„compact“-Epycs erhalten deutlich mehr Cache pro Kern und somit einen riesigen Speicher pro Cluster, normale Morpheus profitieren nur von der CCX-Vergrößerung auf 12 Kerne.
AMDs Briefing zu Zen 6 und den neuen Epyc-Modellen (20)

Für Zen 6 war daher auch eine Kombination aus zwei 6-Kern-CCX auf dem 12-Kern-CCD im Gespräch; bei Zen 6c waren vier Achtkern-Cluster naheliegend. Interessanterweise widerspricht AMD letzterer Schätzung nicht explizit, sondern spricht von 32 Kernen pro „Complex“, während im gleichen Kontext ausdrücklich der Ausdruck „CCX“ für die Zen-6-Zwölfkerner genutzt wird. Allerdings sollen die Zen-6c-CCDs physisch über einen 33. Reserve-Kern verfügen, um auch mit Fertigungsdefekt als 32er verkauft zu werden. Das ist ohne eine homogene Verbindung kaum möglich. Ob AMD hierzu den Ring-Bus auf extreme 32 Stopps erweitert oder intern eine Mesh-Topologie nutzt, bleibt vorerst unklar. Für die Performance in latenzkritischen Anwendungen wie Spielen wäre beides katastrophal, aber die „compact“-Epycs sind für gut parallelisierbare Workloads gedacht.

Die Zen-5c-Generation litt nicht einmal sonderlich unter der gegenüber normalen Zen 5 halbierten L3-Cache-Ausstattung; erst bei Zen 6 verfügt Monarch über die vollen 4 MiB pro Kern von Morpheus. Damit unterscheiden sich „Normal“- und „Compact“-Design nur noch im Takt: Für Epyc spezifiziert AMD 4,1 respektive 5,3 GHz, der Abstand bleibt also ähnlich wie zwischen Zen 5c (3,7 GHz) und Zen 5 (5,0 GHz). Aufgrund möglicher Power- und Kühlungslimitierungen im Epyc-Package lassen sich daraus aber keine Rückschlüsse auf spätere Desktop-Zen-6 ziehen – Ryzen 9000 boostet bekanntermaßen nicht nur bis 5,0, sondern bis 5,7 GHz ab Werk.

„CCX“ oder „Complex“? AMDs wechselndes Wording irritiert, Desktop-Anwender werden Zen 6c aber ohnehin nur in anders konfigurierten APUs sehen.
AMDs Briefing zu Zen 6 und den neuen Epyc-Modellen (21)

Vernetzung 2: IF drastisch beschleunigt

Auch eine Ebene höher, bei der Verbindung mehrerer CCDs zu einem Prozessor, gibt es Neuigkeiten. Die bisherigen Angaben hierzu sind aber mit Vorsicht zu genießen, denn Epyc-CPUs setzen auf sehr viel mehr CCDs, als im Desktop erwartet werden, und sie benötigen für den Servereinsatz eine wesentlich reichhaltigere Ausstattung mit PCIe-Lanes und Speicherkanälen. Die IODs, die all diese Funktionen übernehmen, sind dementsprechend eine eigenständige (Dual-Chip-)Konstruktion und es bleibt abzuwarten, welche Verbesserungen AMD in den Desktop übernimmt. Controller für PCI-Express 6.0 oder DDR5-12800 MRDIMMs muss man schließlich nicht nur entwickeln, sondern auch bezahlen – und solange es keine 8-GB/s-pro-Lane-PCIe-Endkundengeräte gibt und DDR5-UDIMMs dank niedriger Latenzen Kreise um MR drehen, lohnt sich eine Ryzen-Implementation der neuen Epyc-Features nicht.

Dieser Vorbehalt gilt auch für die Infinity-Fabric-Schnittstelle zwischen CCD(s) und IOD(s). Hier machen die Epycs einen noch größeren Sprung als innerhalb der CCX: Die neuen SERDES-Kanäle sind mit „64G“ statt bislang 32 GBit/s spezifiziert und können nicht nur einzeln (Zen 5: „GMI“) oder als Paar („GMI wide“) zur Anbindung eines CCDs genutzt werden, sondern auch als Trip- und Quadruplet. Letztere Lösung ist den Zen-6c-CCDs vorbehalten, die damit bei doppelter Kernanzahl viermal so viele GMI-Verbindungen wie der Vollausbau-Vorgänger erhalten. Die 12er-CCDs mit „Morpheus“-Kernen unterstützen drei Uplinks in Richtung IOD, also weiterhin einen pro vier Kerne, aber eben mit verdoppeltem Takt.

Wenn AMD die Breite je Link beibehält, würde sich die Transferleistung entsprechend stark steigern – für Epycs. Ryzen 9000 nutzt dagegen aktuell nur einen Link vom IOD zum CCD und einen halben in Gegenrichtung. Ob AMD vergleichbare Beschneidungen bei „Ryzen X“ plant, ist derzeit nicht absehbar. Die technischen Hintergründe sollte man aber bei der Interpretation von Gerüchten berücksichtigen: Ein 12-Kern-Zen-6-CCD verfügt über die nötige Technik, um eine sechsmal schnellere Lese- und zwölfmal schnellere Schreibverbindung zum IOD aufzubauen als beim Ryzen 9 9950X3D2. Was Ryzen X tatsächlich kann, wird aber der IOD definieren, zu dem kaum Informationen vorliegen. Ein Beschnitt auf einen Link (=⅓ des Möglichen) erscheint wahrscheinlich und eine erneute Halbierung der Breite je Link in Senderichtung gut möglich; der finale Takt muss gegen Package-Power-Limit und Leerlaufverbrauch abgewogen werden. Gerüchte, die derartige Faktoren nur anhand von CCD-Informationen „klären“ wollen, sollte man ignorieren. Dies gilt, nach aktuellem Informationsstand, übrigens auch für Spekulationen über direkte Links zwischen CCDs. Zumindest bei Epycs liegt die Verwaltung aller Datenflüsse weiterhin zentral im IOD (der dort künftig aus zwei Siliziumstücken besteht).

Zen-6-Fazit (aus Endanwendersicht)

Insgesamt lässt sich für Spieler also sagen: Zen 6 bietet mehr vom Gleichen. Und das ist ausdrücklich positiv gemeint. Nach den ausgeprägt asymmetrischen Neuerungen bei Zen 5 bringt Zen 6 vor allem mehr Balance. Pipelines sollen kontinuierlicher genutzt und die bislang 512-Bit-Befehlen vorbehaltene AVX-Power zugänglicher werden.

Beides weckt Sehnsucht nach konkreten Benchmarks, sollte aber nicht überbewertet werden: Die aktuellen Ryzens gelten gar nicht als AVX-Bremse und die Vorteile einer „besseren Auslastung“ oder von mehr Kernen allgemein können in bestehenden Power- oder Temperaturlimits nicht 1:1 ausgespielt werden. Im Extremfall könnte Zen 6 zwar 24-mal vier AVX2-Befehle pro Takt beackern, statt 16-mal zwei bei einem Ryzen 9 9950X, aber besagter Takt würde unter sonst gleichen Bedingungen deutlich niedriger ausfallen. Mehr Nettoleistung rein durch die Zen-6-Architektur würde primär aus der höheren Effizienz bei diesem niedrigeren Takt resultieren.

Zum Glück bringt „Ryzen X“ aber nicht nur eine neue Architektur, sondern auch eine neue Fertigung: Beim Fokus auf die reine Kernleistung dürften die Auswirkungen von TSMCs N2-Prozess die innerhalb eines gegebenen Power-Limits mögliche Leistung stärker steigern als alle Architekturverbesserungen zusammen. Was genau das im Desktop bedeutet, kann ein Deep-Dive in Server-CPUs aber nicht beantworten, hier müssen wir AMDs Desktop-Releases abwarten.

Umso klarer einschätzbar sind die jetzt bestätigten Änderungen auf CCD-Ebene: Mehr Kerne pro CCX bedeuten einen direkten Leistungsanstieg in Multi-Core-Spielen und das wird nicht nur Star-Citizen-Spieler freuen. Jeder Titel, der auf Intel-CPUs von zusätzlichen E-Kernen profitiert, und das sind mittlerweile einige, dürfte auch 12er- statt 8er-CCX honorieren – und das in weitaus stärkerem Maße, weil ein Zen-Kern eben mehr Leistung als ein E-Kernchen hat. Das gleichzeitige Upgrade von Zen 6 statt Zen 5 ist nur ein Zünglein an der Waage. Heutige Ryzen 9 9950 sind Achtkerner mit 100 Prozent zusätzlicher Technik, die in Spielen nur dazu dient, Hintergrundtasks abzufangen. Mit Zen 6 verschiebt sich diese Grenze auf 12 Kerne, was für die meisten Spiele ausreicht, oder noch höher, wenn AMD die Inter-CCD-Verbesserungen in den Desktop bringt.

Gänzlich offen bleiben noch zwei Fragen: Kann AMD den Ringbus auf 12 Teilnehmer verlängern, ohne dass es Nachteile bei Nutzung weniger Kerne gibt? Intel war daran in der Vergangenheit gescheitert. Und: Wann können Normalsterbliche diese Technik endlich kaufen? Gerüchteküche und Fanboys hatten mal „Ryzen 10000“ für 2026 versprochen!

Warten Sie auf Ryzen X oder kaufen Sie Zen 5, weil es Zen 6 erstmal nur für Server gibt? Die PCGH-Redaktion freut sich über Ihre fundierte Meinung in den Kommentaren zu dieser Meldung. Sollten Sie noch keinen Extreme-Account haben, laden wir Sie zu einer Registrierung im Forum ein. Beachten Sie beim Kommentieren aber bitte die gültigen Forenregeln. Folgen Sie gerne PCGH bei 🔈 Youtube oder 💬 Whatsapp und erhalten Sie Neuigkeiten zu Grafikkarten, CPUs und Gaming direkt in Ihrem Feed.